Гарвардская архитектура
Cтраница 1
 |
Структура МПС с гарвардской архитектурой. [1] |
Гарвардская архитектура почти не использовалась до конца 70 - х годов, пока производители МК не поняли, что она дает определенные преимущества разработчикам автономных систем управления. [2]
Используется Гарвардская архитектура процессора, обеспечивающая повышение быстродействия ядра вследствие совмещения во времени процессов выборки и исполнения команд. В блоке FPGA размещена стандартная структура микросхем АТ40К с различной логической емкостью у разных представителей семейства, способная работать на системных частотах до 100 МГц и имеющая собственные блоки встроенной памяти емкостью от 2048 до 18 432 бит. [3]
В гарвардской архитектуре стековые операции производятся в специально выделенной для этой цели памяти. Это означает, что при выполнении программы вызова подпрограмм процессор с гарвардской архитектурой производит несколько действий одновременно. [4]
Кроме того, гарвардская архитектура обеспечивает потенциально более высокую скорость выполнения программы по сравнению с фон-неймановской за счет возможности реализации параллельных операций. Выборка следующей команды может происходить одновременно с выполнением предыдущей, и нет необходимости останавливать процессор на время выборки команды. Этот метод реализации операций позволяет обеспечивать выполнение различных команд за одинаковое число тактов, что дает возможность более просто определить время выполнения циклов и критичных участков программы. [5]
ПЦОС), анализируется гарвардская архитектура и приводится обзор широкого диапазона высокопроизводительных интегральных ПЦОС, выпускаемых в настоящее время. [6]
Большинство производителей современных 8-разрядных МК используют гарвардскую архитектуру. Однако гарвардская архитектура является недостаточно гибкой для реализации некоторых программных процедур. Поэтому сравнение МК, выполненных по разным архитектурам, следует проводить применительно к конкретному приложению. [7]
Высокая скорость выполнения команд в PIC-контроллерах достигается за счет использования двухшинной гарвардской архитектуры вместо традиционной одношинной фон-неймановской. Гарвардская архитектура основывается на наборе регистров с разделенными шинами и адресными пространствами для команд и данных. Все ресурсы микроконтроллера, такие как порты ввода / вывода, ячейки памяти и таймер, представляют собой физически реализованные аппаратные регистры. [8]
С программной точки зрения PIC-контроллер представляет собой 8-разрядный RISC-процессор с гарвардской архитектурой. Поддерживаются непосредственный, косвенный и относительный методы адресации, можно эффективно управлять отдельными битами в пределах всего регистрового файла. Его максимальная глубина составляет два или восемь уровней в зависимости от типа контроллера. Почти во всех микросхемах PIC есть система прерываний, источниками которых могут быть таймер и внешние сигналы. Система команд практически симметрична и, как следствие, легка в освоении. [9]
На рис. 2.19 приведена укрупненная структурная схема ПЦОС TMS32010, основу которой составляет гарвардская архитектура, усовершенствованная путем добавления перемычки между шинами программ и данных, которая делает возможным обмен информацией между - памятью программ и памятью данных. [10]
Микроконтроллеры семейства PIC16CXXX, выполненные по технологии HCMOS представляют собой 8-разрядные микроконтроллеры на основе RISC-процессора, выполненные по гарвардской архитектуре. Память данных Р1С - контроллеров организована в виде регистрового файла объемом 32 - 128 байт, в котором от 7 до 16 регистров отведено для управления системой и обмена данными с внешними устройствами. [11]
Высокая скорость выполнения команд в PIC-контроллерах достигается за счет использования двухшинной гарвардской архитектуры вместо традиционной одношинной фон-неймановской. Гарвардская архитектура основывается на наборе регистров с разделенными шинами и адресными пространствами для команд и данных. Все ресурсы микроконтроллера, такие как порты ввода / вывода, ячейки памяти и таймер, представляют собой физически реализованные аппаратные регистры. [12]
Большинство производителей современных 8-разрядных МК используют гарвардскую архитектуру. Однако гарвардская архитектура является недостаточно гибкой для реализации некоторых программных процедур. Поэтому сравнение МК, выполненных по разным архитектурам, следует проводить применительно к конкретному приложению. [13]
На рисунке используются обозначения: ХАВ1, ХАВ2, РАВ - адресные шины памяти данных и памяти программ соответственно; XDB, PDB, GDB - шины данных: памяти X, памяти программ и общая шина данных соответственно. Использование трехшиннои гарвардской архитектуры приводит к увеличению производительности за счет параллельных пересылок. [14]
В других МК адресное пространство устройств ввода / вывода отделено от общего пространства памяти. Отдельное пространство ввода / вывода дает некоторое преимущество процессорам с гарвардской архитектурой, обеспечивая возможность считывать команду во время обращения к регистру ввода / вывода. [15]
Страницы: 1 2