Блокирующий сигнал

Cтраница 3

В зависимости от характера использования каналов защиты разделяются на две группы: с разрешающими сигналами ( PC), когда приходящий с противоположной стороны сигнал разрешает отключение, и блокирующими сигналами ( БС), когда приходящий с противоположной стороны сигнал, наоборот, препятствует отключению. [31]

В случае, когда при повреждении на защищаемой линии отсутствует ток, достаточный для надежной манипуляции в месте установки полукомплекта на ответвлении, реле 1РТ не срабатывает, чем предотвращается отказ защиты вследствие посылки оплошного блокирующего сигнала со стороны ответвления. [32]

Как видно из приведенных данных, устройство типа ВЧТО по своим параметрам может быть применено для осуществления релейной защиты линии с использованием отключающих или разрешающих сигналов, а также комбинированных защит с отключающими и разрешающими или отключающими и блокирующими сигналами. Однако необходимо учитывать, что и при применении этой аппаратуры, в некоторых случаях повреждений на защищаемой линии ( например, трехфазных к. [33]

При несимметричном КЗ в защищаемой зоне время срабатывания защиты при работе в режиме сравнения направлений мощностей обратной последовательности слагается из времени срабатывания быстродействующего реле М2т ( 10 - 15 мс) и времени срабатывания элемента DT1 в канале отключения и не превышает 20 мс, при этом оба ВЧ-передатчика блокирующих сигналов не посылают. [34]

Восемь битов данных принимаются из восьми входных линий прямого управления в случае, когда отсутствует блокирующий сигнал на входной линии блокирующего сигнала. Блокирующий сигнал формируется после того, как окончился сигнал считывания, и должен отсутствовать по крайней мере в течение 0 5 мкс. С сигналами данных не принимается никаких контрольных би тов, однако биты контроля формируются позднее при записи информации в память. Пока блокирующий сигнал не снят, команда не завершается. [35]

Схема сигнализации блоков и выходных реле зашиты. [36]

Указанный блокирующий сигнал с выхода ВЧ-приемника через элемент Запрет DX9 поступает на управляющий вход элемента Запрет DX7 в канале отключения. [37]

Восемь битов из поля Ь команды выступают в качестве выходных синхросигналов. При отсутствии блокирующего сигнала байт входных данных принимается из внешнего устройства и помещается в ячейку памяти, определенную адресом операнда. [38]

Фазная характеристика защиты, приведенной на 6 - 20. [39]

Поэтому его передатчики работают неодновременно и посылают сигналы, сдвинутые на полпериода. Складываясь, они дают непрерывные блокирующие сигналы в приемники. Токи в РПОЯ10 отсутствуют, и защита участка А Б не срабатывает. Для обеспечения блокирования передатчики пускаются до начала сравнения фаз, а останавливаются только после отключения внешнего к. Первое обеспечивается РП7, имеющим замедление при действии, второе - РП6, имеющим замедление при отпускании. [40]

Байт поля 12 посылается во внешние линии в качестве синхросигналов. При отсутствии на входной линии блокирующего сигнала из другого ЦП процессор, выполняющий команду, в течение 600 не принимается байт информации из внешних линий. Принятый байт помещает в ячейку ОП, определяемую адресом первого операнда. Одновременно с синхросигналами во внешнюю линию посылается сигнал чтения. Байт синхросигналов, посылаемый во внешние линии в командах WRD и RDD, используется в качестве кода внешнего прерывания. Следует заметить, что в качестве внешнего источника, передающего информацию по шинам прямого управления, не обязательно должен быть аналогичный ЦП. Источником информации могут быть и какие-либо специализированные устройства. Важно лишь то, чтобы они обеспечивали необходимую последовательность передачи сигналов. [41]

Содержимое поля 12 выступает в качестве выходных синхросигналов. Байт входных данных при отсутствии блокирующего сигнала принимается из внешнего устройства и помещается в ячейку, заданную адресом операнда. [42]

Период повторения Тп должен превышать суммарную задержку сигнала в элементе И - НЕ, счетчике, цифроаналоговом преобразователе, дифференциальном усилителе и аналоговом компараторе. Выполнение этого условия обеспечивает приход блокирующего сигнала Zna элемент И - НЕ до поступления очередного тактового импульса и тем самым своевременно его блокирует. [43]

Схема логического элемента ЗАПРЕТ. [44]

Схема логического элемента, выполняющего операцию запрет, имеет два входа и один выход. На один вход подается основной сигнал А, на другой - блокирующий сигнал В. [45]

Страницы: 1 2 3 4